Memórias de Acesso Aleatório(Random Access Memories - RAMs)
As memórias RAMs são empregadas para armazenamento temporário de programas e dados.
Principal vantagem: operações de leitura/escrita com iguais facilidades.
Principal desvantagem: volatilidade.
Arquitetura das Memórias RAMs
RAMs são encontradas nas capacidade: 1K, 4K, 8K, 16K, 128K, 256K, 1M, 2M, 4M, 8M, 16M, 32M, 64M, 128M, 256M, 512M, 1G, 2G, 4G, e 8Gb.
Uma RAM apresenta palavras de 1, 4, 8, 16, 32 bits.
RAM 64x8-palavrasXbits
Para economizar pinos na periferia do CI, as memórias RAMs combinam o pino de entrada/saída de dados em um único pino.
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Fig.1 |
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| Operação de Leitura: | Operação Seleciona Circuito: |
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 Todas as entradas/saídas em Hi-Z |
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| Operação de Escrita: |  Memória está desselecionada |
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 Memória está selecionada |
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Memórias RAMs Estáticas - SRAMs
As SRAMs armazenam os dados enquanto a tensão de alimentação estiver aplicada ao circuito integrado. A célula de memória pode ser um latch ou flip-flop.
Tecnologias de SRAMs: Bipolar, MOS e BiCMOS.
Tecnologias mais usuais: NMOS e CMOS.
As SRAMs bipolares são mais rápidas, enquanto as MOS apresentam menor custo e maior capacidade.
Temporização de SRAM
A nomenclatura dos parâmetros varia de fabricante para fabricante.
Ciclo de Leitura |
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Fig.2 |
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Ciclo de Escrita
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Fig.3 |
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Uma memória SRAM é o chip HM-65162/883 RAM ESTÁTICA CMOS, organizada com 2048 x 8 palavrasXbits, tensão de alimentação 5,0V, assíncrona, da Intersil. Esta memória obedece os padrões do JEDEC, Joint Electron Device Engineering Council, organização que fornece os padrões para os fabricantes de CIs.
Fig.4 - SRAM HM-65162/883 - INTERSIL
A memória SRAM N25S8830HA, da ON Semiconductor, é uma memória estática serial de acesso aleatório organizada em 32K palavras de 8-bits, fabricada em tecnologia CMOS. O chip funciona com um pino de entrada de dados serial SI e um pino de saída de dados serial SO compatíveis com um barramento serial com Serial Peripheral Interface(SPI), juntamente com um clock.
Fig.4a. Serial SRAM N25S8830HA
Memórias RAMs Dinâmicas - DRAMs
Tecnologia MOS: a célula de memória é um capacitor de alguns picofarads.
Características
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Desvantagens
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A densidade típica de uma DRAM é quatro vezes a densidade de uma SRAM.Enquanto o consumo de potência de uma DRAM é um sexto a metade do consumo de uma SRAM.
O custo de armazenamento por bit de uma DRAM é um quinto a um quarto de uma SRAM.
Estrutura e Operação de uma DRAM
As memórias RAM dinâmicas armazenam os 1s e 0s como cargas em pequenos capacitores CMOS (alguns picofarads). Como estes capacitores tendem a perder cargas com decorrer do tempo, as DRAMs precisam periodicamente recarregar as células de memórias(capacitores).Esta operação é denominada refrescamento(refreshing) de uma DRAM.O período de refrescamento típico para as DRAMs atuais varia de 2 a 8ms.
A célula de memória de uma DRAM é constituída por um capacitor e circuitos associados para prover os meios necessários para o refrescamento da célula de memória.A Fig.5 mostra a representação da célula de memória de uma DRAM.
Fig.5
As chaves SW1 a SW4 são MOSFET que são controladas pelas várias saídas dos decodificadores de endereços e sinais de leitura/escrita.
| Operação de Escrita: | SW1, SW2 ON SW3, SW4 OFF |
| Operação de Leitura: | SW2, SW3, SW4 ON SW1 OFF |
O Amplificador Sensor(Sense Amplifier) compara a tensão da célula com uma tensão de referência para determinar se o valor lógico armazenado é 0 ou 1, fornece um valor de tensão de 0 ou 5V na saída de dados. Esta tensão de saída é ligada à célula através das chaves SW2 e SW4, e refresca a tensão do capacitor, carregando-o ou descarregando-o.Ou seja, o dado armazenado é refrescado cada vez que a célula é lida.
A arquitetura interna de uma DRAM é mostrada na Fig.6, onde 16.384 células estão arranjadas em uma matriz 128X128, onde cada célula ocupa uma posição única em uma linha e em uma coluna dentro da matriz. São necessários 14 bits de endereços para selecionar uma célula, os endereços mais baixos A0 até A6 selecionam a linha e A7 até A13 selecionam a coluna. Esta DRAM tem uma capacidade igual a 16K x 1 palavrasXbits.
Fig.6
Multiplexação de Endereços em DRAMs
As DRAMs são fabricadas em chips de alta capacidade de armazenamento, requerendo um grande número de bits de endereços. Para reduzir o número de pinos de endereços de uma DRAM, os fabricantes empregam a multiplexação de endereços, onde cada pino de entrada pode acomodar dois bits de endereço diferentes.
A temporização das operações de leitura e escrita para uma memória DRAM são mais complexas que as operações de uma SRAM. A multiplexação do barramento de endereços aumenta a complexidade da interface entre a DRAM e a CPU. A Fig.7 mostra a lógica necessária para controlar uma memória dinâmica . O bloco de temporização e contrôle(Timing and Control) deve executar a multiplexação de endereços e gerar os sinais 'CAS e 'RAS ativos BAIXOS necessários.
Fig. 7 - Endereçamento de DRAM
Dois sinais de entrada importantes controlam quando os bits de endereços são registrados:
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Row Address Strobe | Gatilha o registrador de 11-bits de endereços de linha |
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Column Address Strobe | Gatilha o registrador de 11-bits de endereços de coluna |
Os bits de endereços são aplicados na DRAM em duas etapas através do uso dos sinais 
e 
, ativos BAIXOS, conforme mostra a Fig.8 abaixo.
Fig.8
A DRAM não possui uma entrada de seleciona circuito(CS-Chip Select). Os sinais e realizam a função de seleciona circuito, desde que os dois sinais devem ser BAIXOS para os decodificadores selecionarem uma célula para leitura ou escrita.
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