Arquitetura de um Sistema Sequêncial Síncrono
Fig.1
Todos os flip-flops da memória devem ser comandados sincronamente, isto é, todos pela mesma forma-de-onda de relógio.
O Detetor de Seqüência deve ter uma única entrada X e uma única saída Z.
A entrada X deve ser síncrona; variações em X devem ocorrer sincronamente com a forma-de-onda do relógio.
Fig.2
Critério de Projeto
O sistema deve ter saída Z=1 quando e somente quando X=1 durante três ou mais intervalos de relógio consecutivos.
O nível lógico de saída Z depende apenas do estado da máquina; Z está ligado através de portas somente às saídas dos flip-flops.Não há ligação direta entre X e Z.
O valor de X num ciclo de relógio pode afetar o estado no ciclo seguinte.
Seqüência Típica de X e Z
Fig.3
Fluxograma e Diagrama de Estados
Estado A: estado cujo ciclo que o precedeu imediatamente foi X=0, então a saída de A é Z=0.
O estado inicial A deve ser definido de modo que não seja preciso informação sobre a seqüência que leva até o estado A.
Se no estado B, C, D ocorre X=0, o sistema deve lembrar que a seqüência de 1s consecutivos foi interrompida e esta é a memória armazenada em A.
Tabela de Estados |
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Atribuições de Estado |
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Fig.6 |
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Fig.5 |
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Em geral, as atribuições de estado A, B, C, D(Q1Q0=00,01,10,11) são arbitrárias.
Tabela de Atribuição de Estados(Tabela de Transição)
Fig.7
Mapas K
Escolhendo flip-flops tipo JK, serão precisos dois flip-flops.
Fig.8
Equações de Excitação
Equação da Saída Z
A saída Z depende apenas do estado Q1Q0.
Fig.9
Z=Q1Q0
Tabela Verdade do Flip-Flop JK:
Fig.10
Circuito do Detetor da Seqüência 111
Fig.11
Fig.12
Atualizada em
26/12/23
