Contadores Síncronos de Módulo Arbitrário

Os contadores síncronos estudados até agora apresentam módulos diferentes, porém sempre são múltiplos de n(número de flip-flops) e não permitem  módulos arbitrários com economia de flip-flops.No projeto de um contador de módulo arbitrário, o número de flip-flops deve sempre prover um número de estados igual ou maior que o módulo desejado.

Como o número de estados desejados será sempre menor que o total de estados disponíveis pelos flip-flops, então deve-se decidir quais os estados serão eliminados(estados inválidos) e em que ordem o contador deve passar pelos estados não eliminados(estados válidos), que farão parte da contagem.

		Para prover cinco estados são precisos, no mínimo, três flip-flops(C,B e A) que fornecem oito estados(S0 até S7) mostrados na Fig.1. O próximo passo será escolher o tipo de flip-flop e a seqüência de estados pelos quais o contador circulará. A escolha dos flip-flops pode ser baseada em que flip-flops com uma entrada(tipo D e T) de dados terão equações lógicas grandes e complexas, enquanto flip-flops de dois terminais de entrada(tipo JK e SR) de dados apresentarão mais equações porém as equações são menores e simples.A seqüência de estados de contagem é critério de projeto e depende da aplicação do contador.
	Fig.1-Estados
No caso, os flip-flops serão tipo JK, os estados e a seqüência de contagem é S0, S1, S2, S3, S4. A Fig.2 mostra a Tabela de Estados e Diagrama de Estados para o contador.
									Fig.2 - Diagrama e Tabela de Estados
			Cada um dos estados acima é caracterizado pelos estados dos flip-flops, isto é, as saídas dos mesmos. Então, substituindo cada estado pela sua atribuição de estados, temos a Tabela de Transição na Fig.3.
Fig.3 - Tabela de Transição
O contador em qualquer dos estados usados precisa dar a cada flip-flop instruções sobre que estado deve assumir quando a próxima transição de gatilho do relógio ocorrer.Então, os terminais de entrada de dados(JAKA, JBKB, JCKC) dos flip-flops são funções das saídas(C, B, e A) dos flip-flops. Para um flip-flop JK se o estado presente é conhecido e o próximo estado é definido, então não é preciso informar os dois níveis lógicos nas entradas JK, conforme mostra  a tabela verdade alternativa do flip-flop JK da Fig.4.
								Fig.4 - Tabela Verdade FF-JK

Fig.5

As equações de excitação para os terminais são obtidas da simplificação dos mapas K e estão mostradas abaixo.Como os estados S0, S1, S2 não ocorrem, então colocamos condições irrelevantes nos quadrículos correspodentes a estes estados.

O circuito do contador é composto de três flip-flops JK, algumas portas lógicas, interligados conforme as equações acima. Observe o sinal de sincronismo(relógio) comum a todos os flip-flops do contador.

Fig.6

Contador Síncrono Módulo Arbitrário com Flip-Flop D

Os circuitos lógicos necessários para as entradas J e K, em um contador síncrono módulo arbitrário, são geralmente mais simples do que os circuitos lógicos necessários para controlar um contador síncrono equivalente usando flip-flops D. Ao projetar contadores que serão implementados em PLDs, onde grande quantidade de portas geralmente estão disponíveis, faz sentido usar flip-flops D em vez de J-Ks.

Contador síncrono módulo 5 - Diagrama de estados

Fig.7

Tabela de excitação de estados PRESENTE/PRÓXIMO com Flip-Flops D é empregada para gerar as equações lógicas das entradas D.

Fig.8

Mapas K e equações lógicas do contador MOD-5 com FF-D

Fig.9

Projeto do circuito do contador síncrono MOD-5 com FF-D

Fig.10

Os contadores vistos até aqui contam de modo crescente S0, S1, S2, S3,..SN, S0, S1..., porém algumas aplicações solicitam que um contador possa contar de modo decrescente SN, SN-1, SN-2,..., S3, S2, S1, S0, SN,..., e possa reverter a contagem em qualquer instante. Um contador com essa característica, além da entrada de sincronismo, deve ter uma entrada  cujo nível estabeleça a direção da contagem.Essa entrada chama-se controle de modo M.

Se M=1, o contador conta em uma direção e, fazendo M=0, o contador inverte a direção de contagem.Assim, pode-se adotar o roteiro de projeto acima para projetar o contador incrementador/decrementador. 

Projeto do Contador Módulo 5 Up/Down
Estados: S3, S4, S5, S6, S7
M=1 contagem crescente: S3->S4->S5->S6->S7->S3->S4->...
M=0 contagem decrescente: S3->S7->S6->S5->S4->S3->S7->...
 
A tabela de transição para o contador up/down está mostrada na figura abaixo:

Fig.11

Fig.12

Fig.13

Contador por Pulsação(Ripple Counter) ou Contador Assíncrono

Contador Assíncrono - o sinal de relógio(sincronismo) não é aplicado a todos os flip-flops; a entrada de relógio de alguns flip-flops do contador é a saída de outros flip-flops.

Vantagem: economia de circuitos
Desvantagem: limitação de velocidade

Circuito

Fig.14

• Os flip-flops devem operar no modo chaveamento( flip-flop JK com entradas no nível lógico 1).
  
• O sinal de relógio é aplicado ao primeiro flip-flop e deve pulsar através dos outros flip-flops para que seja ativo em outro flip-flop qualquer do contador.
  
• Os flip-flops chaveiam, isto é, respondem na transição negativa do sinal aplicado à entrada do relógio.
  
• Cada flip-flop chaveia quando a saída do flip-flop anterior volta ao nível lógico 0, com excessão do primeiro flip-flo

Formas-de-onda das saídas:

Fig.15

• Um flip-flop chaveia somente se o flip-flop anterior estiver com a saída Q=1 e, na borda de descida do clock, fizer uma transição para o estado Q=0.
  
• A saída da contagem requer um decodificador para explicitar a contagem.
  
• Os atrasos de propagação dos flip-flops provocam uma pequena diferença entre os sinais do contador síncrono e do contador assíncrono.
  
• O atraso de propagação é progressivamente maior no contador assíncrono, aumentado quando se passa de um flip-flop para o seguinte.
  
• Esta acumulação de atrasos causa erros de leitura e de decodificação de contagem(ver figura abixo).
  

Fig.16

Circuitos Integrados Contadores

Existem vários circuitos integrados contadores em tecnologia CMOS, TTL e outras.Alguns contadores apresentam diversas características e  facilidades, outros são bem simples com apenas as características básicas.

Fig.17

Todos os flip-flops estão no modo chaveamento, entradas J=K=1

MR1 e MR2: entradas de RESET diretas ativas ALTAS

FFs B, C, D: contador assíncrono, módulo 8, relógio

FF A: contador síncrono, módulo 2, relógio

FFs A, B, C, D: contador assíncrono, módulo 16, relógio  , e a saída Q0 ligada a

			CTR: designa que o circuito integrado é um contador; designação pode vir acompanhada da letra m, CTRm, onde m indica o número de bits do contador. DIVm: representa um contador de módulo m, interno ao circuito integrado. No caso, DIV2 representa um contador módulo 2 e DIV8 um contador módulo 8. +: indica uma entrada incrementadora; a cada borda de gatilhamento do relógio(CK), o contador incrementa. CT=0: indica que quando as entrada R0(1) e R0(2) estão ativas, ALTAS, o contador assume a contagem decimal 0, correspondente a saída QAQBQCQD=0000.
	Fig.18

MR1 e MR2: entradas de RESET diretas ativas ALTAS FFs B, C: contador síncrono, módulo 3, relógio  FFs B, C, D: contador assíncrono, módulo 6, relógio  FFs A, B, C, D: contador assíncrono, módulo 12, relógio , e Q0 ligada a
Z4: indica uma interconexão interna, isto é, a saída QC(1Z4) está ligada à entrada 4+, sendo 1Z4 ativa ALTA e 4+ ativa na transição BAIXA
			Fig.20 - Símbolo IEEE/ANSI

Fig.21 - 74LS90 Símbolo lógico	Fig.22 - Símbolo IEEE/ANSI

MR1 e MR2: entradas de RESET diretas ativas ALTAS

MS1 e MS2: entradas de SET diretas ativas ALTAS

FF A: contador síncrono, módulo 2, relógio

FFs B, C, D: contador assíncrono, módulo 5, relógio

FFs A, B, C, D: contador assíncrono, módulo 10(década), relógio , e Q0 ligada a

Circuitos Integrados Contadores Veja na página desse fabricante de circuitos integrados os dados e características técnicas dos principais CIs contadores estudados aqui: 74LS90, 74LS92 e 74LS93.

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